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http://ir.hust.edu.tw/dspace/handle/310993100/2809
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| Title: | 通道邏輯之隨機存取記憶體 |
| Authors: | 張至瑜
朱塏越 |
| Contributors: | 工程學院 |
| Keywords: | 通道邏輯
SRAM
靜態隨機記憶體
HSPICE |
| Date: | 2011-12-07
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| Issue Date: | 2012-07-25T02:22:04Z
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| Abstract: | 本專題提出一種新穎架構之具通道邏輯之SRAM，其主要包括一記憶體陣列、複數個控制電路，而記憶體陣列是由複數列記憶晶胞與複數行記憶晶胞所組成，每一列記憶晶胞設置一個控制電路，且每一記憶晶胞由一寫入用選擇電晶體M3、二NMOS 驅動電晶體M1和M2、二PMOS負載電晶體P1和P2、二NMOS讀取用電晶體M4和M5、二控制反相器PC1和MC1以及PC2和MC2所組成。每一控制單元係連接至對應列記憶晶胞中之每一記憶晶胞的二NMOS 驅動電晶體的源極端，以便因應不同操作模式而控制該等源極電壓，於寫入模式時，將選定晶胞中較接近寫入用位元線WBL之驅動電晶體M1的源極電壓VL1設定成較接地電壓為高之一第一預定電壓且將選定晶胞中另一驅動電晶體M2的源極電壓VL2設定成接地電壓，以便防止寫入邏輯1困難之問題；於待機模式時，將所有記憶晶胞中之驅動電晶體的源極電壓設定成較接地電壓為高之一第二預定電壓，以便降低漏電流；而於其他模式時則將記憶晶胞中之驅動電晶體的源極電壓設定成接地電壓，以便維持讀取穩定度。再者，將每一記憶體晶胞中之該驅動電晶體M1的背閘極(back gate)連接至該由PC1和MC1所組成控制反相器之輸出端，以及將該驅動電晶體M2與該寫入用選擇電晶體M3的背閘極均該連接至該由PC2和MC2所組成控制反相器之輸出端，以便有效提高雙埠靜態隨機存取記憶體之靜態雜訊邊際（SNM)。另外，藉由該待機啟動電路的設計，可有效促使靜態隨機存取記憶體快速進入待機模式，並因而大幅提高靜態隨機存取記憶體之待機效能。
本專題所提出之具高靜態雜訊邊際及低待機功率消耗之SRAM，其經使用TSMC 90奈米CMOS製程參數加以模擬，證實其不但可有效避免寫入邏輯1困難之問題，並能有效降低待機功率，且具良好的靜態雜訊邊際（SNM），再者，即使將電源供應電壓下降至1.0V特，並使用TSMC 90奈米CMOS製程參數加以模擬，仍能具有良好的性能 |
| Appears in Collections: | [Department of Electrical Engineering & Graduate Institute] Monograph
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