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| 題名: | NP骨牌式電路 |
| 作者: | 陳冠宇;陳裕勳;王弘毅;湛添閏 |
| 貢獻者: | 修平技術學院電機工程系 |
| 關鍵詞: | 骨牌式邏輯閘;動態;漏電流;雜訊邊界;次臨界電流;延遲時間 |
| 日期: | 2008/12/25
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| 上傳時間: | 2009-03-18T12:08:17Z
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| 出版者: | 修平技術學院 |
| 摘要: | 動態電路（Dynamic Circuits）是CMOS邏輯電路中很重要的一種電路，相較於靜態電路（Static Circuits），動態電路一般來說具有較省面積、較高操作速度、及/或較省功率等優點，因此被大量使用於隨機存取記憶（RAM）晶片、微處理器晶片、數位訊號處理器（DSP）晶片、以及特定用途積體電路（ASIC）中。
本專題主要利用複數個具NMOS（N-channel Metal Oxide Semiconductor，N通道金屬氧化物半導體）樹（NMOS tree）之骨牌式基本閘和複數個具PMOS（P-channel Metal Oxide Semiconductor，P通道金屬氧化物半導體）樹（PMOS tree）之骨牌式基本閘所組成的基本架構來進一步加以改良。藉由一些控制電路以及延遲電路的設計，創作出具PMOS樹之骨牌式電路、具低漏電流之NP骨牌式電路、具低功率消耗之NP骨牌式電路、具低功率消耗之NP骨牌式電路(改良)、具低功率消耗之高速NP骨牌式電路、NP骨牌式電路及高性能NP骨牌式電路，以獲得低功率消耗並加快求值速度與提升穩定度之互補式金屬氧化物半導體（CMOS）邏輯電路。 |
| 顯示於類別: | [電機工程系(含碩士班)] 學生專題
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