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http://ir.hust.edu.tw/dspace/handle/310993100/3683
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| 題名: | 具低漏電流之NP骨牌式電路 NP-DOMINO CIRCUIT WITH LOWERING LEAKAGE CURRENT |
| 作者: | 蕭明椿;陳冠宇;陳裕勲;湛添閏;王弘毅 |
| 貢獻者: | 修平技術學院資訊管理系 |
| 日期: | 2009-05-21
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| 上傳時間: | 2013-08-27T07:20:05Z
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| 摘要: | 本創作提出一種新穎架構之具低漏電流之NP骨牌式電路,其係由一控制電路(5)、以及複數個具NMOS樹之骨牌式基本閘和複數個具PMOS樹之骨牌式基本閘交隔串接所組成,其中,每一具NMOS樹之骨牌式基本閘係包括有一NMOS樹(1)、一第一PMOS電晶體(MP1)、一第一NMOS電晶體(MN1)、一第一保持電路(3)以及一時脈(clk),該第一保持電路(3)更包括有一第一反相器(INV1)以及一第三PMOS電晶體(MP3),而該每一具PMOS樹之骨牌式基本閘係包括有一PMOS樹(2)、一第二PMOS電晶體(MP2)、一第二NMOS電晶體(MN2)、一第二保持電路(4)以及一反相時脈(/clk),該第二保持電路(4)更包括有一第二反相器(INV2)以及一第三NMOS電晶體(MN3),而該控制電路(5)則包括有一第四PMOS電晶體(MP4)、一第五PMOS電晶體(MP5)、一第六PMOS電晶體(MP6)以及一第七PMOS電晶體(MP7)。該具低漏電流之NP骨牌式電路於求値相位(Evaluation phase)時(此時該時脈為邏輯高電位),由於呈關閉狀態之該第一PMOS電晶體(MP1)之基底係連接至電位較一第一電源電壓(Vdd)為高之一第二電源電壓(Vdd2),而於預充/放電相位時(此時該反相時脈為邏輯低電位),由於呈關閉狀態之該第二PMOS電晶體(MP2)之基底係連接至電位較該第一電源電壓(Vdd)為高之該第二電源電壓(Vdd2),根據電晶體之本體效應(Body effect),該第一PMOS電晶體(MP1)以及第二PMOS電晶體(MP2)之臨界電壓的絕對値會上升,因此流經該第一PMOS電晶體(MP1)以及第二PMOS電晶體(MP2)之次臨界漏電流會減少;再者,由於又將該第一PMOS電晶體(MP1)閘極所接受之該時脈(clk)的邏輯高電位(Logic high)以及第二PMOS電晶體(MP2)閘極所接受之該反相時脈(/clk)的邏輯高電位(Logic high)均設定為較該第一電源電壓(Vdd)為高之該第二電源電壓(Vdd2)的電位,藉此可進一步降低次臨界漏電流,結果,本創作所提出之具低漏電流之NP骨牌式電路可有效地減少功率消耗。 |
| 顯示於類別: | [電機工程系(含碩士班)] 專利
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