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http://ir.hust.edu.tw/dspace/handle/310993100/3703
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| 題名: | 高性能ＮＰ骨牌式電路 HIGH PERFORMANCE NP-DOMINO CIRCUIT |
| 作者: | 蕭明椿;陳冠宇 |
| 貢獻者: | 修平技術學院 |
| 日期: | 2012-04-21
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| 上傳時間: | 2013-08-27T08:18:23Z
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| 摘要: | 本發明提出一種新穎架構之高性能NP骨牌式電路，其於操作模式時，藉由一控制電路(5)的設置以及將一時脈(clk)之邏輯高電位與一反相時脈(/clk)之邏輯高電位均設定為較一第一電源電壓(Vdd)為高之一第二電源電壓(Vdd2)，可使得於求值相位期間呈關閉狀態之一第一PMOS電晶體(MP1)、求值相位期間呈關閉狀態之一第九PMOS電晶體(MP9)以及於預充/放電相位期間呈關閉狀態之一第二PMOS電晶體(MP2)的閘源極電壓與基底源極電壓均為一正值，因此可有效減少操作模式時之功率消耗，另一方面藉由一第一延遲電路(6)所提供之一第一延遲時間與一第二延遲電路(7)所提供之一第二延遲時間，以於求值相位初期關閉一第一保持電路(3)與一第二保持電路(4)，因此也能有效加快求值速度；此外，藉由新穎架構之該第一保持電路(3)與該第二保持電路(4)，以於高操作速度時避免因預充/放電不完全而導致後續邏輯電路發生錯誤之機率，因此也能有效提高穩定度。
本發明於待機模式時，藉由一開關(SW)的設置以及將一待機指示信號(SB)之邏輯高電位設定為較該第一電源電壓(Vdd)為高之該第二電源電壓(Vdd2)，以禁能(Disable)一第一反相器(INV1)、一第二反相器(INV2)、一第二PMOS電晶體(MP2)以及一第八PMOS電晶體(MP8)，並且將呈關閉狀態之該第一PMOS電晶體(MP1)以及該第九PMOS電晶體(MP9)的閘源極電壓與基底源極電壓均設定為一正值，因此可有效減少待機模式時之功率消耗。結果，整體觀之本發明所提出之高性能NP骨牌式電路可有效地減少功率消耗並加快求值速度與提高穩定度。 |
| 顯示於類別: | [電機工程系(含碩士班)] 專利
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