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http://ir.hust.edu.tw/dspace/handle/310993100/607
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| 題名: | 可抑制感測容限降低之雙埠靜態隨機存取記憶晶胞 DUAL PORT SRAM CELL FOR PREVENTION OF SENSE MARGIN REDUCTION |
| 作者: | 蕭明椿 |
| 貢獻者: | 修平技術學院 |
| 日期: | 2006-01-01
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| 上傳時間: | 2008-11-06T08:24:10Z
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| 摘要: | 本創作提出一種可抑制感測容限降低之雙埠靜態隨機存取記憶(SRAM)晶胞，其係包括一第一反相器(由第一PMOS電晶體P1與第一NMOS電晶體M1所組成)、一第二反相器(由第二PMOS電晶體P2與第二NMOS電晶體M1所組成)、一寫入用選擇電晶體(MWS)、一讀取用選擇電晶體(MRS)、一寫入用字元線(WWL)、一讀取用字元線(RWL)、一寫入用位元線(WBL)以及一讀取用位元線(RBL)，其中，該第一反相器和該第二反相器係呈交互耦合連接，亦即該第一反相器之輸出(即節點A)係連接該第二反相器之輸入，而該第二反相器之輸出(即節點B)則連接該第一反相器之輸入，並且該第一反相器之輸出(節點A)係用於儲存SRAM晶胞之資料，而該第二反相器之輸出(節點B)則用於儲存SRAM晶胞之反相資料，同時將該第一反相器之第一NMOS電晶體(M1)之源極連接至寫入用字元線(WWL)；再者，將該讀取用字元線(RWL)於非操作期間之電壓位準設定成低於接地電壓(例如-0.5伏特)，亦即，該讀取用字元線(RWL)於讀取操作期間係設定為電源電壓，而於讀取操作以外之期間則設定為低於接地電壓之電壓位準(例如-0.5伏特)，至於該寫入用字元線(WWL)於寫入操作期間係設定為電源電壓，而於寫入操作以外之期間則設定為接地電壓。藉此，即能解決先前技藝於讀取SRAM晶胞所儲存之資料後，尚需對所讀取之資料再執行反相邏輯操作之問題，並且也能實現單位元線同時讀寫的功能，同時亦能使雙埠SRAM晶胞於低電源電壓下操作。此外，本創作亦能藉由大幅降低非選擇(nonselected)雙埠 SRAM晶胞之漏電流(leaking current)，而達成有效降低讀取干擾及有效提高讀取可靠度之功效。 |
| 顯示於類別: | [電機工程系(含碩士班)] 專利
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