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| 題名: | 具高效能之靜態隨機存取記憶體 HIGH PERFORMANCE SRAM |
| 作者: | 蕭明椿;劉育原 |
| 貢獻者: | 修平科技大學電機工程系 |
| 日期: | 2012-09-21
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| 上傳時間: | 2013-08-28T03:18:40Z
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| 摘要: | 本創作提出一種具高效能之靜態隨機存取記憶體，其主要包括一記憶體陣列、複數個控制電路(2)以及一待機啟動電路(3)，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞設置一個控制電路，且每一記憶體晶胞(1)係包括一第一反相器(由一第一PMOS電晶體P1與一第一NMOS電晶體M1所組成)、一第二反相器(由一第二PMOS電晶體P2與一第二NMOS電晶體M2所組成)、一存取電晶體(由第三NMOS電晶體M3所組成)、一第三反相器(由一第一PMOS控制電晶體PC1與一第一NMOS控制電晶體MC1所組成)以及一第四反相器(由一第二PMOS控制電晶體(PC2)與一第二NMOS控制電晶體(MC2)所組成)。每一控制單元係連接至對應列記憶體晶胞中之每一記憶體晶胞的該第一NMOS電晶體(M1)的源極以及該第二NMOS電晶體(M2)的源極，以便因應不同操作模式而控制該第一NMOS電晶體(M1)的源極電壓以及該第二NMOS電晶體(M2)的源極電壓，藉此於寫入模式時，可有效防止寫入邏輯1困難之問題，於待機模式時，可有效降低漏電流，而於其他模式時則可維持原有的電氣特性。再者，將每一記憶體晶胞中之該第一NMOS電晶體(M1)的背閘極(back gate)連接至該第三反相器之輸出端，以及將該第二NMOS電晶體(M2)的背閘極與該第三NMOS電晶體(M3)的背閘極均該連接至該第四反相器之輸出端，以便有效提高單埠靜態隨機存取記憶體之靜態雜訊邊際(SNM)。另，藉由該待機啟動電路(3)的設計，可有效促使靜態隨機存取記憶體快速進入待機模式，並因而大幅提高靜態隨機存取記憶體之待機效能。 |
| 顯示於類別: | [電機工程系(含碩士班)] 專利
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